Cadence Design Systems Sigrity 2018简称Cadence Sigrity 2018，这是一款专业好用的电气仿真工具，它为用户提供了一体化的工作流程，可帮助设计人员全面了解其系统，并将设计及分析扩展应用到影响高速互连优化的方方面面：不仅包括封装和电路板，还包括连接器和电缆领域。集成的3D设计及分析环境使PCB设计团队能够在Sigrity工具中实现PCB和IC封装高速互连的优化，然后在Allegro PCB、Allegro Package Designer或Allegro SiP Layout中自动执行已优化的PCB和IC封装互连，无需进行重新绘制，可以帮助工程师模拟和检查高频电路中信号健康状况。有需要的用户，欢迎来本站免费下载使用！

软件功能

• 可以分析板上任意结构的电磁耦合特性，为器件/去耦电容的放置位置以及过孔的排布提供依据

• 可以提取IC封装电源网络与信号网络的阻抗(Z)参数及散射(S)参数，研究电源的谐振频率以及输入阻抗，或研究信号的插入损耗及反射系数，为精确分析电源和信号的性能提供依据; 为时域SSN仿真提供可靠的宽带网络参数模型

• 分析整板远场和近场的EMI/EMC性能，全三维显示复杂的近场辐射水平，为解决板级的EMI/EMC问题提供依据

• 分析板上任意位置的谐振特性，找出系统在实际工作时电源平面上的谐振及波动特性，为电源的覆铜方式及去耦电容的放置位置提供依据

• 支持叠层以及其他物理设计参数的假定(What-if)分析，快速评估设计参数对系统性能的影响

• 基于专利算法的精确直流求解引擎(PowerDC)，可支持从直流(DC)到宽频段的精确模型提取

• 与三维(3D)IC封装设计和板级设计工具无缝集成

软件特色

执行各种SI或信号完整性分析

及早发现设计错误，以提高早期阶段的成功率

在基本过程中准确，快速地应用一组约束

通过太空探索和解决方案提高产品性能

在早期阶段研究替代拓扑

以S参数格式从拓扑或信号分析生成S参数

干扰估算表可提高设计效率

直接从PCB和IC设计板进行设计批准

对硅板上不同信号路径的多重评估和验证

更新说明

- 3D_EM 3D-EM无法运行带有嵌入式Touchstone模型的宽带SPICE

- 3D_EM在SoC解嵌流程中，生成spds不包括.spds中的最大频率

- 3D_EM 3D-EM全波提取停止，错误80

- OPTIMIZEPI MCP Editor不显示引脚/网络信息

- PWT_DCDC_PINS属性中的POWERDC VOL

- POWERDC中的POWERDC IR丢弃结果显示错误

- POWERDC PowerDC不会在段中产生与段两侧的过孔相同的电流

- POWERSI在PowerSI中执行提取导致两个多边形太接近错误

- POWERSI PowerSI模拟失败，输入多边形错误，两个多边形太靠近错误

- POWERSI XtractIM仿真生成一个错误，说明两个多边形彼此太靠近

- POWERSI PowerSI网络参数查看器史密斯图表视图在Linux中停止响应时更改回放大器

- POWERSI PowerSI谐振模式结果不随频率变化

- POWERSI PowerSI停止响应保存设计文件时

- 在DCFitted曲线中发现POWERSI Spikes

- 在PowerSI中发生POWERSI DC点故障

- POWERSI TCL命令separateMultiplyConnectedPolygons不适用于客户案例

- POWERSI激活PDC选项导致PowerSI停止响应

- POWERSI在TCL中添加对方括号的支持命令

- POWERSI PowerSI停止响应SIGRITY2018HF3中的示例文件

- POWERSI PowerSI仿真因“分解失败”错误而停止

- SPEED2000焊盘电容提取导致两个电容值随机生成为SPEED2000中的DIMM PAD模型

- 在SIGRITY2017和SIGRITY2018版本中无法生成SPEED2000 SRC报告

- SPEED2000 SPDSIM SPICE求解器停止响应在一个特殊情况下

- SYSTEMSI SystemSI - PBA不能正确计算READ周期的抖动和噪声容限

- SYSTEMSI SPEED2000最新版本的SystemSI中的块行为不正确

- TRANSLATOR Translator在导入PCBDoc文件时错误地解释'Regions'

- TRANSLATOR添加模型来自ODB ++的名称分配

- XCITEPI修复TSV 4级模型中的错误节点问题

- XTRACTIM Diffpair FEXT计算在XtractIM EPA模式下无法正常工作

- XTRACTIM Fly_bonding线焊盘在XtractIM SPICE模型中出现两次

- 运行XtractIM时XTRACTIM'每针L提取错误'

- XTRACTIM在XtractIM中读取SiP(引线框架)设计

-当没有启用与电容相关的所有网络时，XTRACTIM XtractIM不会为电容生成正确的X调用